推奨トCall for Tutorial は終了しました。
Design & Verification Conference (DVCon) は、電子システムおよび集積回路の設計と検証のための言語、ツール、メソドロジ、標準の適用に関する最高峰のカンファレンスです。
非常に技術的なこのカンファレンスでは、設計と検証の技術の実用的な側面と、最先端プロジェクトにおける標準規格の活用に焦点を当て、参加者が同様の技術を自身の開発フローに採用したり参考にすることで、業界全体として設計や検証技術の改善、成熟が促進されることを目指しています。
DVCon Japan実行委員会では、Accellera標準、IEEE標準の言語やメソドロジ、またはその実践的な適用例、EDAツールを活用したメソドロジなどについて、チュートリアルを募集しています。トピックに関しては以下の分野における投稿を推奨していますが、これに限定されるものではありません。
推奨トピック分野
■ Verification and Validation
■ Design and Verification Reuse / Automation
■ Machine Learning and Big Data
■ Low-Power Design and Verification
■ Safety-Critical / Security-Critical Design and Verification
■ Mixed-Signal Design and Verification
応募ガイドライン
DVCon Japanでは、論文の投稿に伴う準備のための多大な労力と時間を削減するために、下記のプロセスを採用しています。
今後のタイムライン
2024年4月26日 ・・・ アブストラクト/ドラフト版スライドによる応募の締切り
2024年5月31日 ・・・ 応募者に採否およびそのコメントを通知
2024年6月28日 ・・・ 発表用チュートリアルスライド最終版締切り
2024年6月28日 ・・・ 発表者の確定およびコピーライトフォーム提出
2024年8月29日 ・・・ DVCon Japan 2024当日
みなさまからの積極的な応募をお待ちしています。ご応募される場合は本サイトにある「Contact Us」からご応募の意思をお知らせください。またお問合せも同じページからお問い合わせください。
チュートリアル テンプレート
チュートリアルのプレゼンテーションを作成する際には、以下のテンプレートをご使用ください。
なおご講演は日本語の場合でも、プレゼンテーション資料はなるべく英語でご準備いただけますよう、お願いいたします。