Design & Verification Conference & Exhibitionは、電子システムおよび集積回路の設計と検証のための言語、ツール、メソドロジ、標準の適用に関する最高峰のカンファレンスです。このカンファレンスは非常に技術的なコンテンツで構成され、設計と検証の技術の実用的な側面や、最先端プロジェクトにおける活用に焦点を当てています。参加者が同様の技術を参考にしたり採用したりすることで、自身の設計や検証のフローの改善が促進され、ひいては業界全体の技術水準が高まることを目指しています。

DVConの歴史を紐解くと、VHDL User's GroupとInternational Verilog Conferenceにまで遡ります。当時言語戦争とまで言われたVHDLとVerilogの両陣営のコミュニティは、両言語混在の商用シミュレータの登場により、両言語の資産やノウハウが最も共有される形で、HDLConとして融合しました。一方でムーアの法則に従うように半導体の集積度が上がるにつれ、設計生産性の課題と検証生産性の課題が議論されるようになりました。こと検証生産性の課題は顕著であり、アサーションや制約付きランダム検証、機能カバレッジなどの検証技術が出現し、独自言語が乱立する中で標準化の必要性がかつてないほど重要になってきました。このような背景から、業界における標準化を加速する目的でAccelleraが生まれました。そしてHDLConはDVCon = Design and Verification Conferenceと改められ、今日に至っています。AccelleraはDVConにおけるさまざまな議論を元に、標準化のWorking Groupを設立し、実に多くの標準を策定してはIEEEに寄贈する形で業界への貢献を継続しています。